AIチップ需要が供給能力を上回るなか、TSMCが先端パッケージングを拡大

AIパッケージの大型化と逼迫する供給能力

TSMCは、AIプロセッサとメモリーを接続する技術を拡大している。2028年には広帯域メモリー（HBM）を20個組み込めるパッケージングプラットフォーム、2029年には24個に対応するバージョンの実現を目指す。こうした目標は、より高速な人工知能（AI）ハードウェアをめぐる競争が、トランジスタの微細化だけでなく、より大型で複雑なシステムの組み立てにも左右されるようになったことを示している。

TSMCの李ペン事業開発担当副社長は5月14日、新竹市で開かれた2026年台湾テクノロジー・シンポジウムで、レチクル5.5枚分のサイズに対応する「Chip on Wafer on Substrate（CoWoS）」プラットフォームについて、2026年中に量産を始めると発表した。製造歩留まりは98%を超えたという。レチクルサイズは、リソグラフィーの露光フィールドがカバーする面積を基準にした尺度で、業界が大型化するパッケージの規模を表すのに使われている。

今回の拡大は、魏哲家（C.C. Wei）会長兼最高経営責任者（CEO）が4月16日の決算説明会で、先端パッケージングの供給能力は依然として非常に逼迫していると警告したことを受けたものだ。TSMCは2026年の設備投資額について、520億～560億ドルの予算枠の上限に近づくと見込む。ただし、この投資にはパッケージング以外に、半導体製造などへの支出も含まれる。

こうした動きは、ウエハー工場を増やすだけでは解決できない制約を浮き彫りにしている。エヌビディアとAMDには、稼働するプロセッサーダイに加え、それらのダイをメモリーに接続する十分な供給能力が必要だ。ダイとは、チップの回路を含むシリコンの個片を指す。適切なパッケージがなければ、先端ダイであっても完成したAIアクセラレーターにはならない。

供給能力の問題は国境もまたぐ。製造ネットワークに関する報道によると、TSMCのアリゾナ工場で製造したチップは、パッケージングのために台湾へ送られている。アリゾナ州で計画中のパッケージング施設2カ所が稼働すれば輸送距離を短縮できる可能性があるが、完成時期は公表されていない。

パッケージが性能を左右する理由

半導体の進歩は数十年にわたり、単一のダイに搭載するトランジスタ数を増やすことが中心だった。インテル共同創業者のゴードン・ムーアは、トランジスタ数が約2年ごとに倍増する傾向にあると指摘した。トランジスタの微細化は、メーカーによる演算性能と電力効率の向上を可能にしたが、そのペースを維持することは難しく、コストも高まっている。

AMDとインテルは現在のAIブームより前から、大型プロセッサーを複数のダイに分割することで対応してきた。機能ごとに異なる製造プロセスを使い、コストの高い先端技術を最も効果が見込める回路に限定できる。小さなダイなら、巨大なシリコン片全体が欠陥によって不良になる必要がないため、製造コストの面でも利点がある。

AIアクセラレーターでは、製造コストの削減よりも性能向上が当面の目標となることが多い。高性能な演算回路には、データを途切れなく供給する必要がある。広帯域メモリー（HBM）は、メモリーダイを積層し、多数の接続を使うことでデータを高速に供給する。プロセッサーの近くに配置すれば、情報を待つ間に演算リソースが遊休状態になるのを防ぎやすい。

TSMC北米のパッケージングソリューション責任者、ポール・ルソー氏は、CoWoSがこの問題にどう対応するかを次のように説明した。

演算チップの内部だけで、リソースを十分に活用できるだけのメモリーを確保することはできません。そこでCoWoSを導入すれば、HBMを演算チップのすぐ隣に、非常に効率よく配置できます

CoWoSは2.5Dパッケージングとされる。プロセッサーとメモリーの部品は従来の回路基板だけを介して接続するのではなく、追加の配線構造の上に並べて配置される。この構造はインターポーザーと呼ばれ、部品間の高密度な接続を支える。そのためパッケージングは、製造後に加える保護ケースにとどまらず、プロセッサーの設計の一部となっている。

エヌビディアとAMD、それぞれに必要な組み合わせ

TSMCは2012年に2.5Dパッケージング技術を導入し、その後も世代を重ねてきた。報道で取り上げられた最新世代のCoWoS-Lは、エヌビディアのBlackwell GPUに使われている。エヌビディアはTSMCの最先端CoWoS供給能力の大半を確保したと報じられており、他の顧客にとっては、特定技術を利用できるかどうかが懸念材料になっている。

エヌビディアのH100からBlackwellへの進化は、製造プロセスの大幅な微細化がなくてもパッケージングが重要である理由を示している。H100は、SKハイニックス製HBMとともに、TSMCの4ナノメートルプロセスとCoWoSを採用する。BlackwellはN4PプロセスとHBM3eメモリーを使う。トランジスタの微細化だけに頼るのではなく、チップ設計、メモリー、集積方法を組み合わせている。

AMDのMI300は別の方式をとる。TSMCの5ナノメートルおよび6ナノメートル技術を使い、CoWoSで組み立てたパッケージにHBMを接続する前に、System on Integrated Chips（SoIC）で垂直方向に集積する。これにより製造工程にもう一段の先端パッケージングが加わる。

供給不足を評価するうえで、この違いは重要だ。CoWoSとSoICは異なる役割を担っており、一方を拡大しても、もう一方の制約が自動的になくなるわけではない。顧客には、区別のないパッケージング供給能力ではなく、適切な世代とパッケージサイズが必要になる。

需要はチップの発注にとどまらず、実際のコンピューティング設備の導入にも及ぶ。フォックスコンがエヌビディアと発表した、計画中の台湾スーパーコンピューティング・クラスターには14億ドルが投じられ、2026年上半期の運用開始を目指す。Blackwell GB300の導入計画は、アクセラレーターの供給が大規模インフラのスケジュールにどう影響するかを示している。ただし、この発表だけでは施設がすでに稼働したとは確認できない。

急速な拡大でも供給不足は解消せず

ルソー氏は、CoWoSの供給能力が年平均成長率80%で拡大していると説明した。5月のシンポジウムでは、TSMCの田中智之（B.Z. Tien）オペレーション・先端技術エンジニアリング担当副社長が、CoWoSとSoICの年次供給能力は2027年まで80%を超えるペースで増えるとの見通しを示した。これらは拡大率を示す数字であり、需要が完全に満たされた証拠ではない。

過去の推計からは、増産の規模が分かる。CoWoSの月間供給能力は2023年に1万5000ユニットと推計され、2024年末には4万5000～5万ユニットになると予測されていた。これは2023年の約3～3.3倍に相当する。同じ報道では、2025年末には約5万ユニットに達するとの予測も示されていた。

SoICについては、月間供給能力が2023年末の2000ユニットから、2024年末には5000～6000ユニット、2025年末には1万ユニットに増えると推計されていた。これらは当時の予測であり、確認済みの生産実績ではない。また、ユニット数を完成したアクセラレーターの出荷数と直接比較することはできない。

当時の報道によると、エヌビディアとAMDは2024年と2025年のCoWoSおよびSoIC供給能力を予約済みだった。供給圧力が続いていることを示す、より強い最近の根拠は、先端パッケージングの供給能力が拡大後も逼迫しているという魏氏の2026年4月の発言だ。

TSMCは旧型ウエハー工場をパッケージング用途に転換し、台湾で新たなパッケージング施設2カ所の立ち上げを進めている。同社の2025年年次報告書は、今後数年間に台湾の複数拠点で先端パッケージング施設への追加投資を行う方針を示している。同報告書は、開発中の集積技術としてCoWoS、InFO、SoIC、Compact Universal Photonic Engine（COUPE）を挙げている。

製造工程では台湾が引き続き中心に

TSMCの海外でのウエハー製造拡大は、先端AIチップの現地完結型の製造網をまだ実現していない。パッケージング網に関する報道によると、アリゾナで製造したチップはこの工程のために台湾へ送られている。計画中のアリゾナのパッケージング工場は、現地で確立済みのサービスを重複させるのではなく、欠けている機能を補うものとなる。

TechSearch Internationalのパッケージング研究者、ジャン・バーダマン氏は、アリゾナのウエハー工場の近くにパッケージング施設を設ければ、アジアと米国の間を往復する輸送を避け、処理時間を短縮できると述べた。TSMCは施設の完成時期を明らかにしておらず、効果がいつから得られるかはまだ確定していない。

ウエハー工場の拡張スケジュールは、より具体的に示されている。TSMCは4月の決算説明会の書き起こしで、台南の新しい3ナノメートル工場が2027年上半期に量産を始めると説明した。アリゾナ州の2番目の工場は2027年下半期、日本の2番目の工場は2028年に稼働する予定だ。

TSMCは台南の5ナノメートル設備を3ナノメートル生産向けに転換するほか、N7、N5、N3の各プロセス間で柔軟に供給能力を運用している。これらの対策はウエハー生産を増やすが、完成したAIハードウェアには対応するパッケージングとメモリーの供給も必要だ。そのため、各工程を互換性のあるスケジュールで拡大することが、実用製品の供給に欠かせない。

大型パッケージで難しくなる技術課題

次世代のCoWoSプラットフォームは、より多くの演算用シリコンとメモリーを単一のパッケージに接続することを目指す。李氏によると、2028年のプラットフォームはレチクル14枚分のサイズに対応し、HBMを20個組み込む。24個に対応するバージョンは2029年に計画されている。これらは開発目標であり、顧客がすでに利用できる供給能力ではない。

歩留まりは、生産品のどれだけが要求基準を満たすかを示す重要な指標だ。李氏が示した98%超という数字は、TSMCのレチクル5.5枚分のCoWoS技術に関するものだ。インテルのEMIB-Tの歩留まりは約90%、サムスンの2ナノメートルプロセスの歩留まりは50%台半ばとする報道もある。ただし、これらの数字を直接比較して順位付けすることはできない。対象とする技術が異なり、サムスンの数字はパッケージングではなくトランジスタ製造に関するものだからだ。

魏氏は、大型パッケージの課題として機械的応力、反り、熱の限界を挙げた。反りとは、組み立てた部品が本来の形状から曲がることで、精密な接続を維持しにくくなるおそれがある。熱の限界とは、安定して動作させるためにシステムがどれだけの熱を発生させ、どれだけ除去できるかという問題だ。

TSMCは「Chip on Panel on Substrate（CoPoS）」も開発している。魏氏によると、同社はパイロットラインを構築済みで、数年後の生産開始を見込む。4月の決算説明会では、当面の主力供給手段は大型のCoWoSパッケージだと明言した。パイロットラインは、より広範な商業生産に移る前に製造方法を試験するためのものだ。

積層という別の手法と、その時期をめぐる注意点

垂直集積では、ダイを上下に積み重ねる。TSMCは自社技術をSoICと呼び、インテルが検討している方式はFoveros Directだ。接続を短くできれば、密接に結び付いた部品を単一チップのように動作させられる可能性がある一方、積層によって熱管理と組み立ての難しさも増す。

SoIC製品の時期については、報道によって見方が異なる。ルソー氏は、この技術を使った製品の登場は数年先になりそうだと述べた一方、AMDのMI300に関する以前の報道では、SoICが製造工程の一部とされている。そのため、前者の発言をSoICの初の商用利用時期とみなすべきではない。今後の用途を指す可能性はあるが、対象範囲は明らかにされていない。

メモリーメーカーのサムスン、SKハイニックス、マイクロンは、すでに各社のHBM製造で垂直積層を採用している。これは演算用ダイの積層とは異なるが、どちらも高度な組み立てと精密な接続を必要とする。

もう一つの技術がハイブリッドボンディングだ。突起状の接続部分を、密着させた銅パッドで置き換えられる。バーダマン氏は、この方式の電気的な利点を次のように説明した。

バンプの代わりにパッド同士を接続すれば、距離はほとんどなくなり、電力性能が向上します

狙いは、信号の伝送距離を短くしながら狭い面積により多くの接続を収めることだ。新たなトランジスタプロセスだけに頼らず、データの移動を改善するもう一つの方法となる。

インテル、組み立て企業、装置メーカーの役割も拡大

インテルは「Embedded Multi-die Interconnect Bridge（EMIB）」という別の集積方式を提供している。CoWoSで説明されるような全面的なインターポーザーを使うのではなく、部品同士の通信が必要な場所に小さなシリコンブリッジを配置する。インテル・ファウンドリー・サービス責任者のマーク・ガードナー氏は、この方式にはコスト面の利点があると述べた。

インテルのパッケージング顧客にはアマゾンとシスコが含まれ、ガードナー氏によると同社は2022年から顧客向けにパッケージングを手がけている。また、イーロン・マスク氏が計画するテキサス州のテラファブで、インテルがスペースX、xAI、テスラ向けのカスタムチップをパッケージングする計画も報じられている。こうした計画は、稼働中の生産能力や完了済みの納入とは区別する必要がある。

一方、TSMCは社内のパッケージング事業を拡大するとともに、半導体組み立て・検査の受託企業（OSAT）にも依存している。魏氏は、供給能力が逼迫するなか、こうしたパートナーとの協力が必要だと認めた。一部のパッケージング工程はASEとアムコーに委託されたと報じられており、ASEは先端パッケージングの売上高が2026年に倍増すると予想している。

装置メーカーも同じ投資サイクルの影響を受ける。アプライド・マテリアルズのゲーリー・ディッカーソンCEOは8月の発言で、パッケージング関連の売上高はその年に70%超の成長が見込まれると述べた。報道では暦年が特定されていないため、この数字を確定した2026年予測として扱うべきではない。

こうした動きは、TSMCが社内の業務を増やしても、専門の組み立て企業が必ずしも排除されるわけではないことを示している。需要が供給能力を上回れば、ファウンドリーとパートナー企業、装置メーカーはいずれも、同じ設備拡大から事業機会を得られる。

次に注目すべき生産時期

TSMCの公式な業績は、投資拡大の背景を示している。2025年の売上高は1224億2000万ドルで、米ドルベースで前年比35.9%増だった。7ナノメートル以下の先端プロセスはウエハー売上高の74%を占め、2024年の69%から5ポイント上昇した。これらは会社全体とウエハー事業の数字であり、パッケージング売上高だけを示すものではない。

年次報告書によると、2ナノメートル技術は2025年第4四半期に高水準の量産に入った。TSMCはN2PとA16の生産を2026年下半期に開始する見通しで、パッケージングの拡大と並行してトランジスタ開発も続いていることが分かる。公表されたスケジュールは次の通りだ。

• 2026年4月16日：TSMCは先端パッケージングの供給能力が逼迫していると認め、設備投資額は520億～560億ドルの予算枠の上限に近づくと説明。
• 2026年5月14日：幹部らがレチクル5.5枚分のCoWoSの2026年量産開始を発表し、より大型の将来プラットフォームの概要を説明。
• 2026年下半期：N2PとA16の量産開始を予定。
• 2027年：台南では上半期、アリゾナでは下半期に、新たな3ナノメートル生産を開始する予定。
• 2028年：日本の2番目の工場と、HBMを20個搭載可能なレチクル14枚分のCoWoSプラットフォームが生産開始予定。
• 2029年：HBMを24個搭載可能なCoWoSのバージョンを計画。

まだ明らかになっていないのは、アリゾナ州のパッケージング施設の完成時期と、CoPoSの商業生産開始時期だ。大型CoWoSの目標も、どの顧客にどれだけの供給能力が割り当てられるかを示すものではない。TSMCの課題は、規模が拡大する組み立ての信頼性を保ちつつ、急速な増産を各工程で十分な生産量につなげることだ。

要点

• TSMCによると、急速な拡大にもかかわらず、先端パッケージングの供給能力は依然として逼迫している。
• レチクル5.5枚分のCoWoSプラットフォームは2026年に量産開始予定で、報告された歩留まりは98%超。
• より大型のCoWoSプラットフォームは、2028年にHBMを20個、2029年に24個搭載することを目指す。
• アリゾナでのウエハー製造は、現在も台湾でのパッケージングに依存している。計画中の米国のパッケージング施設2カ所の完成時期は公表されていない。
• エヌビディアはCoWoSを採用し、AMDのMI300はSoICによる垂直集積とCoWoSを組み合わせている。
• TSMCの2026年設備投資額は、複数の製造関連投資を含む520億～560億ドルの予算枠の上限に近づく見通し。
• パッケージングがAIハードウェア供給の制約となるなか、インテル、ASE、アムコー、装置メーカーの役割が拡大している。