2030年に導入、その後マスクを大型化
TSMCは、先端チップの量産にASMLのHigh-NA EUVリソグラフィー技術を2030年から導入する計画だ。装置の運用経験を積むIntelを横目に、製造技術の成熟と、より適切なコスト水準を待つ方針を選んだ。魏哲家（C.C. Wei）会長兼CEOは、導入が遅れても台湾の半導体メーカーが競争上不利になることはないとしている。
目次
計画は2段階に分かれる。TSMCはまず、シリコンウエハーに転写する回路パターンを載せた既存の6インチフォトマスクを使う。ASMLとの業界共同イニシアチブでは、2031年までに大型の12インチマスクのパイロットラインを設け、2033年までに大型マスクを使った先端チップの生産に対応するリソグラフィーシステムを整えることを目指す。
ASMLとTSMCは2026年9月8日付の共同技術発表で、これらの節目を示した。両社によると、このイニシアチブはカリフォルニア州モントレーで開かれるSPIE BACUS会議を前に、前日の7日に立ち上げた。掲げる目標は、工場の生産性向上、チップ製造コストの削減、大型の回路パターンを印刷する際の制約緩和だ。
魏氏はTSMCの第3四半期の投資家向け説明会で、2030年導入の計画を改めて示した。この方針は、新たな高性能装置の導入・使用を、安定したチップ生産と顧客が受け入れられる価格という実務上の要請に結び付けるものだ。
TSMCが製造技術の成熟を待つ理由
魏氏は、新しい装置を量産に導入するための要件として、技術力、妥当なコスト、成熟度の3点を挙げた。なかでも重視するのは成熟度で、装置とそれを支える製造プロセスが、大規模な生産量でも確実に稼働できる状態である必要があるという。
TSMCは、High-NA EUVが2030年にはこれらの条件をより確実に満たすと見込んでいる。同社は生産効率の改善を進め、ASMLと緊密に連携する一方、既存のリソグラフィー技術を使った先端プロセスの開発も続けている。
High-NA露光装置の価格は1台約4億米ドルとされる。この価格を踏まえた経営判断では、装置がどれだけ微細なパターンを印刷できるかだけでなく、処理できるウエハーの枚数、稼働の安定性、製造工程から得られる良品チップの数も考慮しなければならない。
顧客にとって重要なのは、露光工程が問題なく完了することより、使えるチップが得られることだ。高価な装置でも、ほかの製造工程を省いたり、生産量を増やしたりできれば採算が合う可能性がある。魏氏の示した日程は、技術面と経済面の条件が2030年までにTSMCの生産ニーズに適合するとの見通しに基づいている。
High-NAがチップ工場にもたらす変化
リソグラフィーでは、光を使って回路パターンをコーティング済みのシリコンウエハーに転写する。チップメーカーはこの工程をほかの製造工程とともに繰り返し、プロセッサーを動かす多層構造を作り上げる。EUVは極端紫外線（extreme ultraviolet）の略で、極めて微細なパターンを形成するために使われる光だ。
High-NAは光学システムを改良する技術だ。NAと略される開口数は、光を集めて細部を解像する能力を示す。現行のEUVシステムのNAは0.33だが、High-NAでは0.55に高まる。
公称の最小解像寸法は、1回の露光で約13ナノメートルから8ナノメートルへと向上する。これは、この2つの数値から計算すると、解像できる最小寸法が約38％縮小することを意味する。パターンによっては、2回以上の露光を1回に置き換えられ、製造工程や生産時間、欠陥が発生する機会を減らせる可能性がある。
一方、この光学系の変更には制約もある。既存のマスクを使う場合、High-NAが一度に露光できる範囲は、従来のEUV露光フィールドの約半分だ。そのため、大きなチップのパターンは、ステッチングと呼ばれる工程で複数の露光領域をつなぎ合わせる必要が生じる場合がある。特に人工知能（AI）向けの大型プロセッサーでは、マスクのサイズが移行の重要な要素となる。
大型フォトマスクが重要な理由
TSMCとASMLは、現在の約6×6インチのマスク形式から、約6×12インチの「12インチマスク」と呼ばれる大型形式への移行を計画している。これらの寸法は、リソグラフィー装置で使われるパターン付きマスクを指す。シリコンウエハーは、それとは別の、チップを製造する円盤状の基板だ。
両社は、大型マスクによって露光装置の生産性を高め、チップ製造コストを削減し、ステッチングの制約をなくせると見込んでいる。露光装置は、マスクのパターンをウエハーに投影するリソグラフィー装置だ。その生産性は、高価な装置を使って工場がどれだけの製造作業をこなせるかを左右する。
ASMLのクリストフ・フーケ社長兼CEOは、共同発表で計画の順序を次のように説明した。
デバイスのスケーリングロードマップに沿って、High-NA EUVの導入は段階的に進むと見込んでいる。まず現在の6インチマスクを使用し、その後、露光装置の生産性を高め、より小型で高速かつエネルギー効率の高いチップへの需要に業界が応えられるようにする12インチマスクへ移行する
移行に必要な作業は、露光装置そのものにとどまらない。マスク製造、描画装置、搬送機器、設計ソフトウエアも大型形式に対応する必要がある。TSMCは2030年の初期生産では確立済みのマスクサイズを使用し、関連システムの準備が整った段階で大型形式へ移行する。
2033年までの節目
TSMCの計画では、High-NAを量産で初めて使う時期と、大型マスクを導入する時期を分けている。共同発表では製造に関する3つの目標が示されている一方、同社のプロセスロードマップには、それらに先行する複数世代のチップが含まれている。
- 2025年：TSMCのN2プロセスが第4四半期に量産開始。
- 2027年：A14の試作生産開始を見込む。
- 2028年：A14の量産開始を予定。
- 2029年：A13とA12が既存のEUV技術を使って量産に入る見込み。
- 2030年：TSMCは、既存の6インチマスクを使い、先端ノード向けのHigh-NA EUV量産を始める意向。
- 2031年：ASMLとTSMCのイニシアチブは、12インチフォトマスクのパイロットライン稼働を目指す。
- 2033年：同イニシアチブは、大型マスクを使った先端チップ生産に向けたリソグラフィーシステムの準備完了を目指す。
9月の発表では、2031年と2033年の日程はいずれも目標とされている。パイロットラインでは、より広範な生産に移る前に製造方法を開発・改良できる。システムの準備完了には、装置と関連プロセスが連携して稼働することが必要だ。
TSMCは、2030年にHigh-NAを採用する最初のプロセスノードや導入する装置の台数、見込まれるコスト削減額を明らかにしていない。A10やA11が候補として取り沙汰され、TSMCの研究組織ではA10の開発が進んでいるとみられる。ただし、同社が正式に示した導入計画では、最初のノードは明らかにされていない。
IntelとSamsungは先行導入
Intelは2024年、オレゴン州で初の商用High-NA EUVシステムを組み立て、その後、特定の製造レイヤーで同技術の使用を始めた。IntelとASMLは、Intel 18Aや、「Core Ultra Series 3」の名称で販売される一部のPanther Lakeプロセッサーでの活用について説明している。
2026年9月までに、IntelとASMLはHigh-NA装置で処理したウエハーが100万枚を超えたと発表した。この合計には、装置の検証、試験、研究、および特定製品の一部レイヤーの生産が含まれる。Intelによると、High-NAで製造した18Aの一部レイヤーは、既存のNA 0.33のEUVで得られる性能と同等以上を達成した。
Samsungも、2028年までにDRAMの量産にHigh-NA EUVを導入する計画を発表している。DRAMは、コンピューターなどの機器が動作している間、一時的に情報を保持するメモリーだ。Samsungは、より微細なリソグラフィーによりメモリー製造の一部を簡素化し、効率を高められると見込んでいる。
このように、各社は異なる日程と用途で生産を進めている。Intelは一部のロジックチップのレイヤーで運用経験を積み、Samsungはメモリーを対象とする一方、TSMCは現在の装置戦略を発展させてから2030年にHigh-NA生産を開始する。3社はいずれも、大型マスクへの移行を支える企業として挙げられている。
High-NA導入前からA14需要が拡大
TSMCのより近い時期のプロセス計画は、別の日程で進んでいる。魏氏によると、同社はN2の時より多くの顧客とA14について協議しており、A14はより大規模なノードになる見込みだ。ノードとは、独自の設計ルール、性能特性、製造プロセスを持つ製造技術の世代を指す。
A14は2028年の生産開始を予定しており、TSMCがHigh-NAを導入する意向の2030年より2年早い。A14の改良版とされるA13では、トランジスター密度が約6％向上する見込みだ。A12では、TSMCの裏面電源供給技術「Super Power Rail」がA14のプラットフォームに導入される。
裏面電源供給では、チップの裏側を通じて電力を供給することで、ほかの場所を信号接続用に空けられる。魏氏は、採用するかどうかは製品のニーズによって決まり、一部のAIアクセラレーターでは使われる一方、スマートフォン製品では使われない可能性があると述べた。
魏氏はまた、小型のスマートフォン向けチップと大規模なAIアクセラレーターの生産を同時に拡大する準備を進めていると説明した。製造の学習曲線は妥当で、顧客も満足しているという。顧客は当面、自社製品に適したプロセスや機能を選ぶことになり、High-NAはその製造技術の選択肢に後から加わる。
微細な回路と並行してパッケージも大型化
TSMCは、複数のチップやメモリー部品を接続する大型の先端パッケージも開発している。魏氏によると、同社はレチクルサイズの5倍の製品を高い歩留まりで量産できる。さらに、レチクルサイズの9倍、最終的には14倍のパッケージも開発中だ。
レチクルは回路パターンを載せたマスクだ。パッケージの説明で使われるレチクルサイズの倍数は、組み立て後のパッケージが標準的なリソグラフィーフィールドに対してどれほどの大きさかを示す。パッケージングは部品を接続してシステムを動作させる工程で、リソグラフィーはチップ製造中にパターンを形成する工程だ。
魏氏は、顧客にとってCoWoSが引き続き優先されるパッケージング方式だと述べた。TSMCは将来的なコスト削減に向け、パネルを使うパッケージング方式のCoPoSも開発している。大型パッケージは、単一の組立体の中で処理用チップとメモリーを近接して接続できるため、AIシステムで重要となる。
High-NAに関する公式発表では、AI用途で使われるトランジスター構造の複雑化に伴い、装置への需要が拡大するとしている。TSMCは、プロセス世代が進むにつれ、High-NA EUVが必要なレイヤー数が増えると見込む。同社の計画は、より微細なチップ製造と、より大型で高性能なパッケージングを組み合わせるものだ。
設備投資は顧客ニーズに応じて拡大
TSMCの生産能力計画では、チップを設計する顧客だけでなく、自社工場を運営する企業も考慮される。魏氏は、両者を平等に扱い、生産支援の規模を決める際には顧客の自社製造能力も考慮すると述べた。
魏氏によると、TSMCは一般に顧客が割り当てられた生産能力を転売したり、競売にかけたりすることを認めていない。マスクのライセンスを伴う例外的な取り決めも、対象となるウエハーの枚数はごく少ない。この方針により、TSMCは製造能力を顧客製品にどう配分するかを、より直接的に決められる。
最高財務責任者（CFO）のウェンデル・フアン氏は、2026～2028年の設備投資額は直前の3年間を大幅に上回る見通しだと述べた。一方、2027年以降の詳細な数字を示すにはまだ時期尚早としている。同氏によると、装置、材料、人件費が上昇しており、長期的な顧客需要が引き続き投資の主な原動力となる。
TSMCはまた、海外工場の拡張により、5カ年計画期間の後半に粗利益率が3～4ポイント低下すると見込む。こうした投資圧力は、High-NA導入の判断で生産効率が重視される理由を示している。約4億米ドルの装置は、工場の生産量、顧客需要、収益性を含む、より大きな計画に合致しなければならない。
魏氏は共同発表で、協業の意義を次のように説明した。
業界が協力して複雑な課題の解決に取り組めば、1社だけでは実現できない可能性を切り開けると、私たちは常に信じてきた
TSMCは2030年にHigh-NAの生産を始め、その後、業界が次の開発段階を完了するのに合わせて大型マスクで生産性をさらに高める方針だ。顧客は、その成果を将来のチップに適用される製造プロセスや生産能力、コストを通じて受け取ることになる。
要点
- TSMCは、先端ノード向けにHigh-NA EUVの量産を2030年に開始する意向。
- 魏氏は、導入時期は技術の成熟度と妥当なコストを踏まえて決めると説明。導入が遅れても競争上不利にならないとの見方を示した。
- 初期の量産では既存の6インチマスクを使用。
- TSMCとASMLは、20231年までに大型マスクのパイロットラインを、2033年までにそれに対応する生産システムの準備完了を目指す。
- Intelは一部の製造レイヤーでHigh-NAを使用。Samsungは2028年までのDRAM量産導入を目指す。
- A14はTSMCのHigh-NA導入に先立つ2028年に量産開始予定。
- TSMCは、High-NAを最初に使うプロセスノードや装置の台数、見込まれるコスト削減額をまだ明らかにしていない。
